MSX Village forum

Bonjour ,
Fabf faut pas etre désolé c'est pas un bon debut pour l'annee
Oui le cyclone II est ok d'ailleurs , perso j'utilise toujours ce que j'ai sous la main donc souvent mes FPGA sont surdimensionnés mais je ne vais pas en acheter un a chaque projet
Pour les pins elles sont reassignables , pourquoi autant c'est simple c'est parce que j’ai toujours une motif en tête , du type en ce moment je pense tenter de faire le VSU-VDU (d'ou les pins video)!
La ram peut être externalise , car de la ram coute moins que le fpga
NB: j utilise des kit de dev terasic , donc j'ai aussi la mauvaise habitude de cabler la video pour les status et de laisser des pins connectees mais inutile

Et voici le vhdl ATA du soleil levant :
library ieee;
use ieee.std_logic_1164.all;
--use ieee.std_logic_arith.all;
--use ieee.std_logic_unsigned.all;

entity atamap is
port (NSLTSL: in std_logic;
NMERQ: in std_logic;
I_NRD: in std_logic;
NRESET: in std_logic;
A15: in std_logic;
A14: in std_logic;
NH_L: in std_logic;
I_NWR: in std_logic;
RTL_RST: out std_logic;
RTL_NCS: out std_logic;
O_NRD: out std_logic;
FLASH_NCS: out std_logic;
O_NWR: out std_logic;
NBUSDIR: out std_logic);
end atamap;

architecture arq1 of atamap is
signal BANK1, BANK2, RTL_ACCESS, FLASH_ACCESS: std_logic;
begin

BANK1 <= (not NSLTSL) and (not A15) and A14;
BANK2 <= (not NSLTSL) and A15 and (not A14);

RTL_ACCESS <= (BANK1 or BANK2) and (not NH_L) and (not NMERQ);
FLASH_ACCESS <= BANK1 and NH_L and (not NMERQ);

NBUSDIR <= not ((RTL_ACCESS or FLASH_ACCESS) and (not I_NRD));
RTL_NCS <= not RTL_ACCESS;
FLASH_NCS <= not FLASH_ACCESS;

RTL_RST <= not NRESET;
O_NWR <= I_NWR;
O_NRD <= I_NRD;

end arq1; Edité par TheWhipMaster Le 01/01/2013 à 11h15

Soleil levant en anglais c'est sun rise , non ? mais y a un p'tit probleme de droit a la distribution du code

C'est pourtant dispo sur le CD livré avec l'OCM .. et le code ne semble pas avoir bougé avec Caro ou KdL ..

Pour la mise en pratique, un tuto serait le bienvenu ...

Personnellement, je serais plus partant pour un tuto sur la SCC

Par contre plus je regarde les codes et plus j'ai l'impression d'avoir affaire à de la magie.
C'est vraiment pas gagné.

J'ai quand même commandé ce modèle
http://cgi.ebay.fr/Altera-CycloneII-EP2C5T144-FPGA-Mini-Development-Board-/250935949913?pt=LH_DefaultDomain_0&hash=item3a6cf2ba59

Y'a apparemment tout ce qu'il faut ...

Y'a même sans doute moyen d'ajouter une seconde MMC !

C'est listé dans le fichier VHD..

entity megasd is
port(
clk21m : in std_logic;
reset : in std_logic;
clkena : in std_logic;
req : in std_logic;
ack : out std_logic;
wrt : in std_logic;
adr : in std_logic_vector(15 downto 0);
dbi : out std_logic_vector(7 downto 0);
dbo : in std_logic_vector(7 downto 0);
...

J'ai déjà fait joujou en VHDL ... mais rien de terrible.

pour les différents pins, il faut faire confirmer par TheWhip mais voici mon interprétation (tu peux également regarder le pinout des lecteurs de carte SD/MMC) :

clk21m : CLOCK 21M .. 21MHz (VDP)
reset :
clkena : mmm, CLOCK ENABLE ??
req :
ack :
wrt :
adr : Bus d'adresse, 16 bits
dbi : DATA IN, 8 bits
dbo : DATA OUT, 8 bits

ramreq : signal RAM REQ
ramwrt : signal RAM WRT
ramadr : Bus d'adresse pour la RAM, 20 bits
ramdbi : RAM DATA IN, 8 bits
ramdbo : RAM DATA OUT, 8 bits

mmcdbi : DATA IN sur le support amovible (MMC)
mmcena : MMC ENABLE ?
mmcact : MMC ACT (pour déterminer le sens du bus de données qui doit être bidirectionnel ?)
mmc_ck : MMC CLOCK
mmc_cs : MMC CHIP SELECT
mmc_di : MMC DATA IN
mmc_do : MMC DATA OUT

flashrom
epc_ck : CLOCK
epc_cs : CHIP SELECT
epc_oe : OUTPUT ENABLE
epc_di : DATA IN
epc_do : DATA OUT

Pour moi, MegaSD = FGPA + flashrom. Pas de ram/SRAM embarquée .. ça évite d'avoir une "batterie" dans la cartouche.
Les pins relatives à la RAM sont sans doute celles de la RAM du MSX, et sont sans doute communes à celles que l'on trouve dans le code VHDL du mapper.

Maintenant .. faut attendre l'expertise de TheWhip.